沈成平 林家伟 廖炳坤 科技日报记者 付丽丽
面对大规模电路需要多个现场可编程门阵列（FPGA）或多个裸片共同承载的难题，福州大学“芯路智构”团队开展划分与互连算法研究，将资源均衡、连接约束和时序要求协同考虑，为国产FPGA设计工具提供算法支持。项目负责人、福州大学博士研究生林家伟作为第一作者，在DATE 2026发表关于多FPGA系统裸片级路由时分复用比例分配的论文。会议公开摘要显示，在论文测试条件下，相关方法较对比方案关键连接延迟最高降低10.8%。
FPGA即现场可编程门阵列，功能可通过配置实现，设计工具需将电路逻辑映射到器件资源。当设计跨越多个芯片单元时，逻辑模块归属会改变跨片信号数量和传输路径，连接条件又反过来限制划分方案。减少跨片连接可降低部分通信开销，却可能使局部逻辑资源紧张；优先资源均衡，又可能增加跨片信号。资源与通信协调成为关键。
“芯路智构”团队在划分阶段提前考虑互连条件，围绕逻辑分配、资源均衡与通信代价建立联系，在确定模块归属时识别后续连接约束，研究划分结果与互连安排的协同优化。在时分复用比例分配方面，团队研究多路信号在具备相应收发与时钟条件的连接上分时共享物理连线，并结合信号路径和时序要求安排复用比例。
多芯片架构还要求工具区分不同层级连接：封装内部裸片互连与不同FPGA器件间通信具有不同资源和约束。面向2.5D多芯片架构，团队关注逻辑映射与互连安排如何适应目标结构，使硬件容量扩展得到软件工具支持。在工程适配方面，团队围绕设计信息输入形式、约束表达方式、结果与后续设计工具衔接，开展工具适配和案例验证，积累可复用软件模块。
相关思路可用于多FPGA原型验证平台和器件开发工具等场景。“芯路智构”团队表示，将继续推进算法研究与工程适配，为复杂电路多芯片协同设计提供工具支持。
（受访对象供图）
网友评论
